SK海力士披露下一代HBM先进封装技术路线图，引入英特尔EMIB并瞄准3D集成

8月24日，在Hot Chips 2026大会上，SK海力士封装工程副总裁Jaesik Lee发表演讲，阐述了公司下一代HBM内存的先进封装技术路线图。其中引人关注的是，SK海力士在其2.5D HBM方案幻灯片中将英特尔EMIB封装技术与台积电CoWoS-L、CoWoS-R和CoWoS-S并列展示，暗示未来HBM封装可能引入英特尔技术。这与近期英特尔与SK海力士在存储领域成立合资公司的传闻相互呼应。

在具体技术进展上，SK海力士的HBM4产品已有明确规格：单颗最高容量36GB，总计2048个IO位，带宽达2048GB/s，12层堆叠已量产，16层正在认证中。相比HBM3E，HBM4在功耗效率上提升超40%，耐热性提升超14%，IO速度提升至8Gbps。

在封装技术上，SK海力士采用了先进的MR-MUF工艺，并引入了翘曲控制和细间距互连两项新技术。其16-Hi HBM3E方案总封装高度为775微米，配备超过2万个TSV和16148个底部微凸点。

为突破16层堆叠限制，SK海力士正研究混合键合（Hybrid Bonding）技术——相比MR-MUF工艺，混合键合可使核心芯片厚度增加24%，TSV间距小于18微米，即使堆叠层数增加，热阻仍可降低35%。同时，SK海力士还在开发类似三星HPB的局部热点缓解技术I-HBM，在HBM热点区域嵌入高导热绝缘冷却组件，可额外降低30%以上的热阻。

展望未来，SK海力士计划通过TSV数量翻倍并结合逻辑工艺来提升IO速度，同时利用“无处不在”的电源TSV大幅改善供电网络。公司最终目标指向3D集成——将HBM直接堆叠在加速器之上，实现更紧密的存储与逻辑结合。不过这一目标的实现，仍需要设计、材料、客户工艺和中介层技术的协同优化。